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    公开号:WO1992004774A1
    申请号:PCT/JP1991/001181
    申请日:1991-09-04
    公开日:1992-03-19
    发明作者:Susumu Kuroda；Teruo Seki
    申请人:Fujitsu Limited；Fujitsu Vlsi Limited；
    IPC主号:H03K5-00
    专利说明:
    [0001] 明 細 書 半蘀体集積回路 技 術 分 野
    [0002] 本発明は、 記憶手段に格納された所定の情報を複数のラ ッ チ回路を介して出力する半導体集積回路に於いて、 該ラ ッチ 回路のそれぞれを駆動する為に、 所定のク ロ ック信号に基づ いて所定の時間差を備えた複数のク ロ ック信号を発生するク ロ ックバッファ、 即ちク ロ ック信号発生手段を持った半導体 集積回路に関するものである。
    [0003] 背 景 技 術
    [0004] 従来、 メ モ リ回路と称される半導体記憶装置である半導体 集積回路に於いては、 該メ モ リ セル及びその周辺回路を除い ては、 該半導体集積回路内に形成されている各回路は所定の クロ ック信号に同期して制御されるものが見られる。
    [0005] そして、 係る構成の半導体集積回路に有っては、 複数の異 なるクロ ック信号が同時に或いは所定の遅延時間を介して使 用されるものであり、 その為各異なるク ロ ック信号間には、 所定の且つ確実な遅延時間が設けられている事が好ま しい。 係る、 各ク 口 ックバルス信号間に正確な遅延が必要とされ る背景を第 1図に示す従来の半導体記憶装置を例に採って説 明する。
    [0006] 即ち、 ア ド レスバッ フ ァ 1 に外部回路からァ ド レス選択信 号 A Dが入力されるとそのア ドレスバッファ 1 からロウデコ ーダ 2 と入出力セ ンスアンプ及びコラムデコーダ 3にァ ド レ ス信号が出力され、 そのア ド レス信号 （A D D' ) に基づく 口 ゥデコーダ 2 と入出力セ ンスア ンプ及びコ ラムデコーダ 3 の 出力信号に基づいてセル領域 4内の当該ア ド レスのメ モ リ セ ルが選択される。
    [0007] このセル領域 4内の所定のメ モリ セルにデータを書き込む 場合には入力バッファ 5に入力された入力データ D i nが入 力制御回路 6に入力され、 その入力制御回路 6にチップセ レ ク ト ノ ッ フ ァ 7及び書き込み制御バッファ 8から書き込み動 作のための出力信号が出力されると前記のように選択された セル領域 4内のメ モ リ セルに対し入出力セ ンスア ンプ及びコ ラムデコーダ 3を介して入力データが当該メ モ リ セルに書き 込まれる。
    [0008] また、 セル領域 4内の所定のメ モリ セルからデータを読み 出す場合には上記のように選択されたメモリ セルから入出力 センスアンプ及びコ ラムデコーダ 3を介してデータがデータ 転送回路を構成する第一及び第二のラ ツチ回路 9 , 1 0に順 次ラ ッチされ、 その第一のラ ッチ回路 9から出力データ D 0 u t と して出力回路 3 1から出力される。
    [0009] 一方、 前記各回路の動作タィ ミ ングを規定するクロ ックバ ルス信号を出力するクロ ックバッ フ ァ即ちク ロ ック発生手段 1 1 には外部回路から基準ク口 ック信号 C L Kが入力され、 その基準ク 口 ック信号 C L Kに基づいて第一のク口 ック信号 C'L K 1 とその第一のクロ ック信号より一定時間遅延した第 二のク ロ ック信号 C L K 2が出力される。 そして、 前記第一 のラ ツチ回路 9 は第一のクロ ック信号 C L K 1 に基づいて動 作し、 第二のラ ッチ回路 1 0 は第二のクロ ック信号 C L K 2 に基づいて動作し、 読出動作時には第一のク ロ ック信号 C L Κ 1 に続いて出力される第二のク ロ ック信号 C L K 2に基づ いて第一及び第二のラ ツチ回路 9 , 1 0が順次動作して出力 データ D 0 u t を順次出力するようになっている。
    [0010] また、 前記ア ドレスバッファ 1、 入力ノ ッファ 5、 チップ セ レク トバッファ 7、 書き込み制御バッファ 8、 第一のラ ッ チ回路 9 は第一のク ロ ック信号 C L K 1 に基づいて動作し、 第二のラ ッチ回路 1 0 は第二のクロ ック信号 C L K 2に基づ いて動作する。 そして、 書き込み及び読出し動作時には第一 のク ロ ック信号 C L K 1 に基づいてア ドレスバッファ 1、 入 力バッ ファ 5、 チップセ レク ト ノ ッファ 7、 書き込み制御バ ッファ 8、 第一のラ ッチ回路 9が動作するようになつている c 前記クロ ックバッファ 1 1 は例えば第 2図に示すように構 成され、 基準クロ ック信号 C L Kが第一及び第二の遅延回路 1 2 , 1 3にそれぞれ入力され、 各遅延回路 1 2 , 1 3の出 力信号に基づいてそれぞれ第一及び第二のバルス発生回路 1 4 , 1 5から各クロ ック信号 C L K 1 , C L K 2が出力され る。 そして、 第一の遅延面路 1 2 の遅延時間を第二の遅延画 路 1 3 の遅延時間より大き く設定するこ とにより第一のクロ ック信号 C L K 1 が出力された後に第二のクロ ック信号 C L
    [0011] K 2が出力される。
    [0012] 更に、 第 1図に示す半導体記憶装置のメ モ リ は、 完全同期 式 S T R AMを用いる例を示すものであり、 その記憶情報の 読出し原理を第 3図に示しておく。
    [0013] 即ち、 第 3図は、 R Rタイ プの完全同期式 S T R A Mのク π ック信号、 外部入力及び情報出力の各波形を示すもので有 つて、 時刻 T 1 に於いて、 クロ ック信号が所定のレベル迄立 ち上がった時点で外部入力であるア ドレス C S とデータ入力 D i nの情報 Nを取り込み、 次のクロ ック信号が立上る時刻 T 3に応答して該取り込んだ Nを出力する。 即ち、 各クロ ッ ク信号の立上がり時点で、 その一つ前のクロ ック信号により 取込んだ情報を出力するものである。
    [0014] この様な構成からなる半導体集積回路では所定の時間差を 備えた複数のクロ ック信号で各回路の動作を制御するもので あるため、 このクロ ック信号は基準ク口 ック信号に基づいて クロ ックバッファにより複数のクロ ック信号が形成されてい る。 従って、 基準クロ ック信号に基づいてそれぞれ所定の時 簡差を備えた複数のクロ ック信号を発生するク ロ ックバッフ ァを形成する必要がある。
    [0015] つまり、 同期式半導体記憶装置を含む半導体集積回路に於 いては、 例えば第 1図に於ける第 1 のラ ッチ回路と第 2のラ ツチ回路を用いて情報を該メ モ リーから出力する場合に、 最 初のクロ ック信号によりメ モ リー内の情報がラ ッチ回路に取 り込まれ、 次のクロ ック信号によりその情報がラ ッチ画路か ら出力される様構成されている。 従って第 1図に於ける出力 バッファ に於いては、 最初の第 1 のクロ ック信号により第 1 のラ ツチ回路が第 2のラ ツチ回路の情報を取り込むと同時に その情報が出力回路に出力され、 第 2のクロ ック信号により 新たな情報がメ モ リーから読み出され第 2 のラ ツチ回路に取 り込まれる。
    [0016] そして次の第 1 のク ロ ック信号によって、 その情報が第 1 のラ ッチ回路に取り込まれ、 且つ該情報が出力回路に出力さ れる様に構成されているの。
    [0017] 係る 2段のラ ッチ回路を用いた同期式半導体記憶装置は、 第 3図で説明した様に、 ク ロ ック信号の立ち上がり時の一点 においてのみデータ （情報） を取り込んでいるので、 ク α ッ ク信号のサイ ク ルを短く出来又、 クロ ック信号が入力されて からデータが出力される迄の時間を短くする事が出来るとい る利点がある。
    [0018] 又、 内部のラ ッチ回路に於いて、 入力データにラ ッチをか けているので、 多少入力データにスキユーが存在していても, 所定のデータを間違えな く取り込めると言う利点もある。
    [0019] 従って、 上記第 1 のク ロ ック信号と第 2のクロ ック信号と は、 その間に所定の遅延時間が存在している事が必要であり、 若し何らかの原因で、 両ク ロ ック信号が重なってしまう と、 第 1図に於ける第 2のラ ッチ回路が 0 Νの状態にある時に該 第 1 のラ ッチ回路が未だ 0 Νの状態にあると、 該第 2のラ ッ チ回路が新たに取り込んだ情報がそのまま第 1 のラ ツチ回路 をスルーして出力回路に出力されてしまい、 その結果誤った 情報が、 出力され誤動作を来す原因となる。
    [0020] そのため、 該第 1 のク ロ ック信号と第 2のク ロ ック信号と の間には、 正確で且つ確実な遅延時間が存在している事が必 要となる。 然しながら、 第 2図に示されている従来のクロ ック信号発 生回路に於いては、 クロ ックパ'ッファ 1 1 は製造工程のバラ ツキ等により各遅延回路 1 2 , 1 3のパラメ一夕が変化して 両遅延回路 1 2 , 1 3の遅延時間の差が僅少となることがあ り、 このような場合には前記第一及び第二のラ ッチ回路 9 , 1 0が誤動作することがある。
    [0021] こ の発明の目的は、 基準クロ ック信号から所定の時間差を 備えた複数のク ロ ック信号を安定して出力可能とするクロ ッ クバッファを提供するにある。
    [0022] 発明の開示
    [0023] 本発明は上記した目的を達成する為、 基本的には、 以下に 説明するような技術構成からなる半導体集積回路を提供する ものである。
    [0024] 即ち、 入力信号の立ち上がり、 又は立ち下がりエッジを受 け、 パルス信号の出力を開始して所定のパルス巾のパルス信 号を出力する第 1及び第 2 のパルス信号発生回路を具備し、 前記第 2のパルス信号のパルス発生] U路は、 前記入力信号に 応答して前記第 1 のパルス信号発生回路から出力される第 1 のバルス信号の終了を受けて、 第 2のパルス信号の出力を開 始する半導体集積回路であり、 より具体的には、 所定の記憶 手段に格納されている複数の情報をクロ ック発生手段から発 信される所定のク ロ ックバスルに同期させて読出し、 読出さ れた該情報を複数の直列に配置されたラ ッチ回路から構成さ れたラ ツチ手段の各ラ ツチ回路を、 該所定のクロ ックパルス に同期させながら順次に転送した後、 該情報を所定の出力手 段を介して他の演算処理回路に出力する様に構成された半導 体集積回路に於いて、 該ク ロ ック発生手段は、 入力された基 準ク ロ ッ ク信号 （ C L K ) に基づいて第 1 のク ロ ッ ク信号 ( C L K 1 ) を出力する第 1 のパルス発生回路と該第 1 のク ロ ック信号 （ C L K 1 ) に応答して第 2 のクロ ック信号 （ C L K 2 ) を出力する第 2のパルス発生回路とを含んでいる半 導体集積回路である。
    [0025] 本発明に係る半導体集積回路の特徴は、 第 1 のパルスが所 定の時期に変化した場合に、 それに応答してその時点から所 定のバルス巾を有する第 2のバルスが発生する様にしたもの である。
    [0026] 図面の簡単な説明
    [0027] 第 1図は、 従来の半導体記憶手段を舍む半導体集積回路の 例を示す図である。
    [0028] 第 2図は、 従来半導体集積回路に使用されているク ロ ック 発生手段の例を示す図である。
    [0029] 第 3図は、 従来の半導体記憶手段に用いられる S T R AM メ モ リーの動作を説明する図である。
    [0030] 第 4図は、 本発明に係るクロ ック発生手段の原理を説明す る図である。
    [0031] 第 5図は、 本発明に係るクロ ック発生手段の一具体例を示 す図である。
    [0032] 第 6図は、 第 5図に示される本発明に係るク ロ ック発生手 段の動作を説明する図である。
    [0033] 第 7図は、 本発明に係るク ロ ック発生手段を含んだ半導体 集積回路の例を示す図である。
    [0034] 第 8図は、 第 7図の半導体集積回路に於ける'動作を説明す る図である。
    [0035] 第 9図は、 本発明に係る半導体集積回路の記憶手段に接続 されるセンスァンプの回路構成例を示す図である。
    [0036] 第 1 0図は、 本発明に係る半導体集積回路のセ ンスア ンプ に接続される レベル変換回路の回路構成例を示す図である。 第 1 1図は本発明に係る半導体集積回路のセンスア ンプに 接続されるレベル変換回路の他の回路構成例を示す図である。 第 1 2図は、 本発明に係る半導体集積回路に用いられる第 1 と第 2のラ ッチ回路の他の構成例を示す図である。
    [0037] 本発明を実施するための最良の形態
    [0038] 以下に本発明に係る半導体集積回路の具体例を図面を参照 しながら詳細に説明する。
    [0039] 先ず、 本発明に係るクロ ック発生手段の原理を第 4図に示 す。
    [0040] すなわち、 入力された基準クロ ック信号 C L Kに基づいて 第一のクロ ック信号 C L K 1を出力する第一のパルス発生回 路 1 9 と、 前記第一のクロ ック信号 C L K 1を受けて第二の ク ロ ック信号 C L K 2を出力する第二のパルス発生回路 2 0 とでクロ ックバッファが構成されている。
    [0041] かかる構成を用いるこ とにより第二のパルス発生回路 2 0 は第一のクロ ック信号 C L K 1 の終端を検知して第二のク口 ック信号 C L K 2を出力するので、 第一のク ロ ック信号 C L K 1 と第二のクロ ック信号 C L K 2には常に所定の時間差が 確保される。
    [0042] 以下、 この発明のク ロ ッ ク発生手段を具体化した一実施例 を第 5図及び第 6図に従って説明する。
    [0043] 第 5図に示すクロ ックバッ ファ 1 6 は基準入力信号 C L K が二段のイ ンバータ 1 7 a , 1 7 bを介して N A N D回路 1 8 a の一方の入力端子に入力され、 ィ ンバ一タ 1 Ί bからさ らに三段のイ ンバータ 1 7 c , 1 7 d , 1 7 eを介して N A N D回路 1 8 a の他方の入力端子に入力されている。 そして- N A N D回路 1 8 a の出力端子からィ ンバータ 1 Ί f を介し て第一のクロ ック信号 C L K 1 が出力されている。 従って、 ィ ンバータ 1 Ί a〜 l 7 f 及び NA N D回路 1 8 aで第一の パルス発生回路 1 9が構成されている。
    [0044] ィ ンバータ 1 7 f の出力信号はィ ンバータ 1 Ί gを介して NAN D回路 1 8 b , 1 8 cの一方の入力端子に入力され、 ィ ンバータ 1 7 gの出力信号はィ ンバータ 1 7 h , 1 7 i を 介して NA N D回路 1 8 cの他方の入力端子に入力されてい る。 N A N D回路 1 8 cの出力信号はイ ンバータ 1 7 j , 1
    [0045] 7 kを介して N A N D回路 1 8 bの他方の入力端子に入力さ れ、 NA N D回路 1 8 bの出力端子からィ ンバータ 1 7 mを 介して第二のク ロ ック信号 C L K 2が出力されている。 従つ て、 イ ンバータ 1 7 g〜 1 7 m及び N A N D回路 1 8 b , 1
    [0046] 8 cで第二のパルス発生回路 2 0が構成されている。
    [0047] 次に、 このように構成されたク ロ ッ クバッ ファ 1 1 の動作 を第 5図に従って説明する。
    [0048] さて、 イ ンバータ 1 7 a に入力信号 C L Kが入力されると ィ ンバ一タ 1 7 bから同相の出力信号 S G 1が時間差をもつ て N A N D画路 1 8 a の一方の入力端子に入力され、 NA N D回路 1 8 a の他方の入力端子には出力信号 S G 1 よりさら に遅れてィ ンバータ 1 7 eから逆相の出力信号 S G 2が出力 される。 すると、 NAN D回路 1 8 a は両出力信号 S G 1 , S G 2が Hレベルとなる時に限り L レベルとなる出力信号 S G 3を出力し、 その出力信号 S G 3を反転させた出力信号が ィ ンバーク 1 7 f から第一のクロ ック信号 C L K 1 として出 力される。
    [0049] 一方、 NA N D回路 1 8 b , 1 8 cの一方の入力端子には ィ ンバータ 1 Ί gにより第一のクロ ック信号 C L K 1を反転 させた出力信号 S G 4が出力され、 NAN D回路 1 8 cの他 方の入力端子にはイ ンバータ 1 7 h , 1 7 i を介して出力信 号 S G 4に対し同相でかつ時間差をもった出力信号 S G 5が 出力される。 すると、 N A N D回路 1 8 c は前記出力信号 S G 4 , S G 5のいずれかが L レベルであるときに Hレベルと なる出力信号 S G 6を出力し、 その出力信号がイ ンバータ 1 7 j , 1 7 kを介して出力信号 S G Tとして NAN D回路 1 8 bの他方の入力端子に出力される。
    [0050] N A N D回路 1 8 bは出力信号 S G 4 , 307がともに 11 レベルとなるとき L レベルとなる出力信号 S G 8を出力する, すなわち、 この出力信号 S G 8 は第一のクロ ック信号 C L K 1 の立ち下がりに基づいて立ち下がっている。 そして、 その 出力信号 S G 8 はィ ンバータ 1 7 mにより反転されて第二の ク ロ ック信号 C L K 2 として出力される。 以上のよう にこのク ロ ッ クノ ッ ファ 1 6では、 基準ク ロ ッ ク信号 C L Kに基づいて第一のク ロ ック信号 C L K 1 が出力 され、 その第一のクロ ック信号 C L K 1 の立ち下がりに基づ いて第二のク ロ ック信号 C L K 2が出力される。 従って、 第 一のク ロ ッ ク信号 C L K 1 と第二のク ロ ッ ク信号 C L K 2 と の間に常に一定の時間差を確保することができるので、 この ク ロ ックバッファ 1 6を前記半導体記憶装置に使用すれば前 記第一及び第二のラ ッチ回路 9 , 1 0の誤動作を確実に防止 する こ とができる。
    [0051] 本発明のパルス発生回路に於いては、 上記した様に、 第 1 のク ロ ック信号が発生した後その信号が 0 F Fとなる、 つま り該第 1 のク ロ ック信号が消滅する事実を確認してから第 2 のク ロ ック信号が発生される様に構成するものであるが、 第 1 のク ロ ック信号の消滅を確認する方法としては、 種々存在 する力 好ま しい方法の例としては、 該第 1 のバルス発生回 路が発生する第 1 のク ロ ック信号 （ C L K 1 ) の遷移状態が 所定のレベルに到達した場合にその状態に応答して該第 2 の ク ロ ック信号 （ C L K 2 ) が出力される様に構成されても良 く、 或いは該第 1 のパルス発生回路が発生する第 1 のク ロ ッ ク信号 （ C L K 1 ) の立下りを検出して該第 2のク ロ ック信 号 （ C L K 2 ) を出力される様に構成されているもので有つ ても良い。
    [0052] 即ち、 本発明に於いては、 上記した様に、 該第 1 のク ロ ッ ク信号が確実に立下がってから第 2 のク ロ ック信号を発生さ せるものであり、 その為第 2のクロ ック信号が間違つて第 1 のクロ ック信号の発生中に発生されると言う危険は無い。 又、 本発明に於いては、 該第 1 のクロ ック信号は、 第 2 の ラ ッチ回路から所定の情報を取り込みラ ッチすると共に出力 回路に出力させるものであり、 その為ラ ッチ回路が作動する のみで良いことから、 該第 1 のクロ ック信号の幅は、 比較的 短いもので有ってもよい。 更に本発明に於いては、 該ラ ッ チ回路を作動させる書込みパルス発生回路を設けておく事が 好ましい。
    [0053] 一方、 第 2のクロ ック信号は、 記憶手段のメ モ リーから所 定の情報を読み出す作用を持っているが、 該メ モ リ ーで取り 扱う情報は、 アナログ的であり、 その読出しには所定の時間 が係る。
    [0054] その為、 第 2のク ロ ック信号の信号幅は、 該情報を確実に メ モ リーから読みだしが行われる様に第 1 のクロ ック信号の 信号幅より長く設定される事が好ましい。
    [0055] つまり、 本発明に於いては、 該第 2 のバルス発生回路は、 該第 1 のクロ ック信号 （ C L K 1 ) の信号幅より も長い信号 幅を有する第 2 のク ロ ック信号 （ C L K 2 ) を出力する様に 構成されている事が好ましい。
    [0056] 又、 上記した様に、 本発明に係る該ラ ッチ手段には、 少な く とも直列に配列された 2個のラ ッチ回路が舍まれているも のであり、 その中で、 第 1 のラ ッチ回路は、 該出力手段に近 接して配置され、 又第 2のラ ッチ回路は、 該記憶手段に近接 して配列されているものである。
    [0057] そして、 本発明に於いては、 該第 1 のラ ッチ回路は該第 1 のク ロ ッ ク信号 （ C L K 1 ) により制御される ものであり、 又該第 2 のラ ッチ回路は該第 2のク ロ ック信号 （ C L K 2 ) により制御されるものである。
    [0058] 本発明に係る半導体集積回路に使用される該記憶手段は、 例えばロウ ' デコーダ、 カ ラム ' デコーダ、 メ モ リ ' セル、 及びセ ンスア ンプ Zライ ト ノ、 'ッ ファ とから構成されている も のであり、 該ロウ ' デコーダ及びカ ラム ' デコーダは、 該第 1 のクロ ック信号 （ C L K 1 ) により制御されるァ ド レスバ ッ フ ァにより制御されるものであり、 該セ ンスア ンプ /ラ イ トバッファ は、 入力バッファにより制御されると共に書き込 みバッファ とチップセ レク ト ノ ッファ に応答して書き込みバ ルスを発生する書き込みパルス発生回路の制御を受ける様に 構成されている。
    [0059] 又、 本発明に係る半導体集積回路に於いて、 該セ ンスア ン プノライ トバッファの出力は、 レベル変換手段を介して該ラ ツチ手段と接続されているものである。
    [0060] 本発明に於ける半導体集積回路の具体例を第 1図の従来例 と対応して第 7図に示す。
    [0061] 即ち、 第 7図に於いては、 所定の記憶手段 4 に格納されて いる複数の情報をク ロ ック発生手段 1 1 から発信される所定 のク ロ ッ クパスルに同期させて読出し、 読出された該情報を 複数の直列に配置されたラ ツチ回路 9、 1 0から構成された ラ ッチ手段 3 0 の各ラ ッチ回路を、 該所定のク ロ ックパルス に同期させながら順次に転送した後、 該情報を所定の出力手 段 3 1 を介して他の演算処理回路に出力する様に構成された 半導体集積回路に於いて、 該クロ ック発生手段 1 1 は、 入力 された基準クロ ック信号 （ C L K ) に基づいて第 1 のクロ ッ ク信号 （ C L K 1 ) を出力する第 1 のパルス発生回路 1 9 と 該第 1 のク ロ ッ ク信号 （ C L K 1 ) に応答して第 2のク ロ ッ ク信号 （ C L K 2 ) を出力する第 2のパルス発生回路 2 0 と を含んでいる半導体集積回路が示されている。
    [0062] 第 7図中第 1図と異なる部分は、 カ ラムデコーダ 3 ' とセ ンスア ンプ . ライ トバッファ 3 " が分離されて設けられてお り、 更に、 入力制御回路 6に変えて書込みパルス発生回路 6 が設けられている。
    [0063] 又、 第 7図に於いては、 該センスアンプの後にレベル変換 回路 3 2設けられ、 更に該書込み制御バッファ （WE ) 8 と チップセ レク トノ、 'ッファ （ C S ) 7をに接続している A N D ゲー ト回路 3 3 と該 AN Dゲー ト回路 3 3 と該出力回路 3 1 との間に配置された出力んコ ン ト ロール回路 3 4 とが設けら れている。 該 A N Dゲー ト回路 3 3 は回路 3 4を制御する為 の論理ゲー トで C S と W Eの論理を取っている。 C Sが " H " 又は W Eが " L " の時に出力コ ン ト ロール回路を活性化 して、 出力がハイ イ ンビーダンスになる様にしている。
    [0064] 該回路 3 4 は一般的なもので、 通常のメ モリ にも使用され ており出力 ト ラ ンジスタ T rを 0 F Fにする様な動作を行う ものである。
    [0065] 又、 本発明に係るセ ンスアンプとして使用しえる回路の例 を第 9図に示しておく。
    [0066] 同図に示されるセ ンスアンプの構成は、 公知のものであり メ モ リ セルから出力された情報は図中 i n A, 及び i n Bに 入力され、 所定の増幅が行われて図中の A及び Bから後段の レベル変換回路に出力される。
    [0067] 第 1 0図には、 本発明に使用しえる レベル変換回路の例を 示すものであり、 図中の回路 A、 回路 B及び回路 Cから構成 されているものである。
    [0068] 尚、 該各回路 A、 回路 B及び回路 Cは何れもレベル変換回 路に使用される者として公知の回路である。
    [0069] 先ず、 セ ンスアンプの出力 A、 Bから出力された情報は、 第 1 0図 （ A ) に示す回路の入力 A, Bに入力され、 出力 L V A及び L V Bから出力される。
    [0070] 該出力 L V Aは、 第 1 0図 （ B— 1 ) 及び第 1 0図 （ B— 2 ) に示す画路の入力 L V Aと L V Bにそれそれ入力され、 第 1 0図 （ B— 1 ) の回路の出力から L O Aの出力を得、 又 第 1 0図 （ B— 2 ) に示す回路の出力から L 0 Bの出力を得 る。
    [0071] 次いで、 該出力 L O Aと L O Bと第 1 0図 （ C ) に示され る固路の入力 L O Aと L O Bにそれぞれ入力させ、 該回路の 出力—L C O Aと L C O Bから信号 L C O Aと L C O Bを得る 尚、 本発明に於いては、 第 1 1図に示される様なレベル変 換回路を用いる事もて'きる。
    [0072] 係る レベル変換回路の動作については、 特願平 3— 5 6 8
    [0073] 8 6号明細書に詳細に説明されているのでそれを参照された い。
    [0074] 又、 第 1 2図には、 本発明に於いて使用されるラ ッチ手段 の他の構成が示されており、 該ラ ッチ手段の各ラ ッチ回路は、 各ク ロ ック信号が入力されてスイ ツチ ング作用を行う M 0 S F E T トラ ンジスタ 9 1、 1 0 1 と図示の様に配置された 4 個の M O S F E T トラ ンジスタ 9 2〜9 5、 1 0 2〜 1 0 5 とで構成されているものである。
    [0075] 本発明に於いては、 係るラ ッチ手段を 2個並列に配置し、 前記レベル変換回路から出力される一方の出力信号 L C O A を当該ラ ッチ回路手段の一方の入力画路の入力させ、 又前記 レベル変換回路から出力される他方の出力信号 L C 0 Bを当 該ラ ツチ回路手段の他方の入力回路の入力させる様にするも のである。
    [0076] 次に、 第 7図に示されている本発明に係る半導体集積回路 の動作を第 8図に示す波形図に従って説明する。
    [0077] ア ド レスデータ C Sと基準ク口 ック信号がそれぞれ波形 a と波形 bの様であるとする。
    [0078] 係る波形 bの基準クロ ック信号から、 本発明に係るク ロ ッ ク発生手段に於いて第 1 のク ロ ック信号 C L K 1 と第 2のク ロ ック信号 C L K 2 とが確実に所定の遅延時間を介在させた 形で波形 c と dに示される様に形成される。
    [0079] 一方、 上記ァ ドレスデータにより該メ モ リ一セルから出力 されるデータの波形は波形図 eに示されており、 又そのデー タが、 セ ンスアンプとレベル変換回路から出力される出カレ ベルが波形図 f と gにそれぞれ示されている。
    [0080] 係る状態に於いて、 第 8図下端部に示されている本発明に 係るラ ツチ手段の第 1 のラ ツチ回路 9 と第 2のラ ツチ回路 1 0 にそれぞれ第 1 のク ロ ック信号 C L K 1 と第 2のク ロ ッ ク信号 C L K 2を印加して、 該レベル変換回路から出力され る出力データ N— 1 , N, N + 1 , + 2 · · · ' 、 をラ ッ チして出力回路に出力するものである力'、 先ず時刻 t 1 にお いて第 1 のク ロ ック信号 C L K 1が O Nすると第 1 のラ ツチ 回路 9が作動して （波形 j の （ R— 1 ) ) 、 第 2 のラ ッチ回 路 1 0に、 波形 i に於ける①で示す様に、 既にラ ッチされて いたデータ （ N— 1 ) が該第 1 のラ ッチ回路 9を介して出力 D o u t に出力されると共にそのデータが該第 1 のラ ッチ回 路 9にラ ッチされる （波形 kの②） 。
    [0081] 続いて、 時刻 t 2で該第 1 のクロ ック信号 C L Kが立ち下 がった事を検知して時刻 t 3で第 2のクロ ック信号 C L が 0 Nとなると、 該第 1 のラ ッチ回路 9 は閉鎖された状態に於 いて波形 hの R— 2に示す様に第 2のラ ッチ回路 1 0が作動 して、 第 2のラ ッチ回路 1 0 に、 波形 i に於ける③に示す様 に、 該レベル変換回路から出力される出力データ Nを取り込 みその状態にラ ツチされる。
    [0082] つぎに、 該第 2 のク ロ ック信号 C L K 2が立ち下がった後 の時刻 t 4に於いて再び第 1 のクロ ック信号 C L K 1 が 0 N となるので波形 j の R— 3に示される様に該第 1 のラ ツチ回 路 9が作動して該第 2のラ ッチ回路 1 0 に取り込まれている データ Nを該第 1 のラ ッチ回路 9を介して出力 D o u t に出 力されると共にそのデータが該第 1 のラ ツチ回路 9にラ ツチ される （波形 kの④） 。
    [0083] 続いて、 時刻 t 5で該第 1 のクロ ック信号 C L Kが立ち下 がった事を検知して時刻 t 6で第 2のクロ ック信号 C L が O Nとなる と、 該第 1 のラ ッチ回路 9 は閉鎖された状態に於 いて波形 hの R— 4に示す様に第 2のラ ッチ画路 1 0が作動 して、 第 2のラ ッチ回路 1 0に、 波形 i に於ける⑤に示す様 に、 該レベル変換回路から出力される出力データ N + 1 を取 り込みその状態にラ ツチされる。
    [0084] 以上の様な動作を操り返して所定の情報をメ モリから読み 出して出力する事が出来る。
    [0085] 以上詳述した様に、 本発明では基準クロ ック信号から所定 の時間差を備えた複数のクロ ック信号を安定して出力可能と するクロ ックバッファを提供する事が出来ると言う優れた効 果を発揮する事が出来るのである。
    [0086] 尚、 本発明の半導体集積回路は、 完全同期式メ モリ に適用 しえるばかりでなく、 非同期式メ モリにも適用しえるもので ある。
    权利要求:
    Claims請求の範囲
    1 . 入力信号の立ち上がり、 又は立ち下がりエッジを受け、 パルス信号の出力を開始して所定のパルス巾のパルス信号を 出力する第 1及び第 2 のパルス信号発生回路を具備し、 前記 第 2のパルス信号のパルス発生回路は、 前記入力信号に応答 して前記第 1 のパルス信号発生回路から出力される第 1 のパ ルス信号の終了を受けて、 第 2のパルス信号の出力を開始す る事を特徴とする半導体集積回路。
    2 . 所定の記憶手段に格納されている複数の情報をク ロ ック 発生手段から発信される所定のク ロ ックパスルに同期させて 読出し、 読出された該情報を複数の直列に配置されたラ ツチ 回路から構成されたラ ッチ手段の各ラ ッチ回路を、 該所定の ク ロ ックパルスに同期させながら順次に転送した後、 該情報 を所定の出力手段を介して他の演算処理回路に出力する様に 構成された半導体集積回路に於いて、 入力信号の立ち上がり、 又は立ち下がりエッジを受け、 パルス信号の出力を開始して 所定のパルス巾のパルス信号を出力する第 1及び第 2 のバル ス信号発生回路を具備し、 前記第 2のパルス信号のパルス発 生回路は、 前記入力信号に応答して前記第 1 のパルス信号発 生回路から出力される第 1 のパルス信号の終了を受けて、 第 2 のパルス信号の出力を開始する事を特徴とする請求の範囲 第 1項記載の半導体集積回路。
    3 . 該第 2のパルス発生回路は、 該第 1 のパルス発生回路が 発生する第 1 のク ロ ック信号 （ C L K 1 ) の立下りを検出し て該第 2のク ロ ック信号 （ C L K 2 ) を出力する様に構成さ れている事を特徴とする請求の範囲 1乃至 2記載の半導体集 積画路。
    4 . 該第 2 のパルス発生回路は、 該第 1 のクロ ック '信号 （ C L K 1 ) の信号幅より も長い信号幅を有する第 2 のクロ ック 信号 （ C L K 2 ) を出力する様に構成されている事を特徴と する請求の範囲 1乃至 3記載の半導体集積回路。
    5 . 該ラ ッチ手段には、 少なく とも直列に配列された 2個の ラ ツチ回路が舍まれている事を特徴とする請求の範囲 1乃至 2記載の半導体集積回路。
    6 . 第 1 のラ ッチ回路は、 該出力手段に近接して配置され、 又第 2のラ ツチ回路は、 該記憶手段に近接して配列されてい る事を特徴とする請求の範囲 5記載の記載の半導体集積回路。
    7 . 該第 1 のラ ッチ画路は該第 1 のクロ ック信号 （ C L K 1 ) により制御されるものであり、 又該第 2のラ ッチ画路は該第 2 のク ロ ッ ク信号 （ C L K 2 ) により制御されるものである 事を特徴とする請求の範囲 1乃至 2記載の半導体集積回路。
    8 . 該記憶手段は、 ロウ ' デコーダ、 カ ラム ' デコーダ、 メ モ リ · セル、 及びセ ンスア ンブノラィ ト ノ ッ フ ァ とから構成 されている事を特徴とする請求の範囲 1乃至 2記載の半導体 集積回路。
    9 . 該ロウ ' デコーダ及びカラム ' デコーダは、 該第 1 のク ロ ッ ク信号 （ C L K 1 ) により制御されるア ド レスバッ ファ により制御されるものであり、 該センスア ンプノライ トバッ ファ は、 入力バッファにより制御されると共に書き込みバッ ファ とチップセ レク ト ノ ソ フ ァ に応答して書き込みパルスを 発生する書き込みパルス発生回路の制御を受ける様に構成さ れている事を特徴とする請求の範囲 8記載の半導体集積回路
    1 0 . 該セ ンスア ンプ/ライ ト ノ ツファ の出力は、 レベル変 換手段を介して該ラ ッチ手段と接続されている事を特徴とす る請求の範囲 9記載の半導体集積回路。
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    同族专利:
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